Investigadores de Princeton, en colaboración con Analog Devices Inc., han fabricado un chip que aumenta notablemente el rendimiento y la eficiencia de las redes neuronales:algoritmos informáticos basados ​​en el funcionamiento del cerebro humano.

En una serie de pruebas, el chip de Princeton funcionó decenas a cientos de veces mejor que otros avanzados, chips de redes neuronales.

Los investigadores creen que con un mayor desarrollo, el chip podría ayudar a promover el reconocimiento de imágenes y muchas otras aplicaciones de redes neuronales, incluidos los sistemas de inteligencia artificial en vehículos autónomos y robots.

"Este tipo de rendimiento mejorado podría permitir que los dispositivos móviles realicen tareas intensivas, como reconocer el rostro de su dueño, sin tomar demasiado tiempo ni consumir la vida útil de la batería del dispositivo, "dijo el autor principal del artículo, Hossein Valavi, estudiante de posgrado en el laboratorio del coautor Naveen Verma, profesor asociado de ingeniería eléctrica en Princeton.

Otros autores del estudio, que publicó en Simposio IEEE sobre circuitos VLSI , en junio, son Peter Ramadge, el Gordon Y.S. Wu Profesor de Ingeniería y director del Centro de Estadística y Aprendizaje Automático, y Eric Nestler de Analog Devices Inc, una empresa de semiconductores con sede en Massachusetts.

Las redes neuronales artificiales son complejos de unidades interconectadas, similares a las neuronas del cerebro humano, que pueden entrenarse para tomar decisiones valiosas a partir de datos proporcionados en diferentes posiblemente de origen natural, pero formas estructuralmente complejas. Un componente clave de los sistemas de redes neuronales son los chips aceleradores, que aumentan el rendimiento computacional, para habilitar redes neuronales grandes y potentes. Pero los propios chips aceleradores pueden sufrir cuellos de botella debido a los grandes flujos de datos que atraviesan sus componentes.

Los investigadores adoptaron un nuevo enfoque para eliminar gran parte de este tráfico enredado. El chip acelerador que fabricaron funciona con la técnica, llamado computación en memoria, lo que reduce sustancialmente la energía y el tiempo utilizados para obtener información al realizar cálculos sobre los datos en el lugar donde se almacenan, en lugar de trasladarlo a una ubicación diferente.

La técnica también puede hacer que los chips sean susceptibles a problemas de señal a ruido, porque encierra mucha información en señales. El resultado es una mayor eficiencia, pero también significa que la información procesada puede corromperse por todo tipo de fuentes prácticas de error, como fluctuaciones en los voltajes y corrientes.

"La relación señal / ruido de la computación ha sido la principal barrera para lograr todos los beneficios que la computación en memoria puede ofrecer, "dijo Valavi.

Los investigadores abordaron este problema de rendimiento al optar por un tipo de computación que utiliza condensadores, en lugar de transistores, para realizar el cálculo. Condensadores que son dispositivos que almacenan carga eléctrica, ofrecen varias ventajas. Pueden fabricarse con un grado de precisión extremadamente alto en tecnologías modernas de microchips, que es importante en el diseño de circuitos, y no se ven muy afectados por cambios de voltaje o temperatura. Los condensadores también ocupan relativamente poco espacio:el chip informático en memoria de Princeton los coloca encima de las celdas de memoria, para que no ocupen espacio más allá de las celdas. Esto reduce aún más los costos de comunicación de datos del chip al colocar condensadores dentro de los componentes de la memoria. Esta configuración reduce la cantidad de área que deben cruzar las señales eléctricas que transportan datos, proporcionando así altas velocidades de procesamiento y menor energía.

"Terminamos con circuitos muy precisos y estos condensadores no ocupan ningún área adicional en el chip, "dijo Verma.

El equipo de Princeton puso a prueba su sistema en varias pruebas de referencia estándar. Estos incluían números de identificación garabateados por manos humanas, una tarea complicada por nuestra enorme variedad de estilos de escritura a mano, de puntilloso a descuidado de jardín de infantes. Una tarea similar implicó analizar los números de las casas de Street View, que también varían enormemente en forma, formulario, claridad de imagen, orientación, etcétera. En una tercera prueba, la red neuronal aumentada por chip reconoció objetos cotidianos como gatos, perros, aves, carros, aviones, buques, etcétera.

Los investigadores probaron su diseño con otros disponibles actualmente. En uno, midieron el número de operaciones computacionales que el chip podía realizar en un segundo. En la vida real, este tipo de evaluación del rendimiento equivale al tiempo que alguien tiene que esperar antes de que una pieza de hardware, como un teléfono celular, escupe una respuesta final. El chip de Princeton realizó 9,4 billones de operaciones binarias por segundo.

Los resultados de la prueba son alentadores, pero los investigadores dijeron que el chip necesitará más trabajo antes de que pueda incorporarse a dispositivos electrónicos. Su arquitectura deberá ser programable y compatible con otros bits de hardware, incluidas las unidades centrales de procesamiento, los centros de control de las computadoras. Después, la infraestructura del software debe construirse para que los diseñadores de inteligencia artificial puedan crear nuevas aplicaciones que aprovechen el rendimiento potencialmente revolucionario del chip.

Naresh Shanbhag, profesor de ingeniería eléctrica e informática en la Universidad de Illinois Urbana-Champaign que no participó en el estudio de Princeton, cree que este potencial es eminentemente realizable. "Los desafíos técnicos que enfrenta [el chip] en un entorno comercial son eminentemente superables a través de las mejores prácticas de ingeniería estándar, "Dijo Shanbhag.

Shanbhag comentó además sobre las aplicaciones del chip. "Este trabajo abre nuevos dominios de aplicación para sistemas de inteligencia artificial, " él dijo, especificando "plataformas informáticas con restricciones de latencia y energía, como vehículos autónomos y robots, así como varios dispositivos de Internet de las cosas ricos en sensores ".

Los investigadores esperan llevar el chip de computación en memoria a un nivel más alto de preparación tecnológica.

"El siguiente paso es aprovechar esta muy alta eficiencia y alto rendimiento computacional y hacerlo accesible para una amplia gama de aplicaciones, ", dijo Verma." El mayor inconveniente del chip es que utiliza una arquitectura muy disruptiva. Eso debe conciliarse con la enorme cantidad de infraestructura y metodología de diseño que tenemos y usamos hoy en día, en la práctica."